DDR是Double Data Rate的缩写，意思是“双位翻转”。 DDR是一种技术。中国大陆工程师习惯用DDR来指称采用DDR技术的SDRAM，而台湾、中国大陆、欧洲和美国的工程师则习惯将其称为DRAM。
DDR的核心本质是在一个时钟周期内的上升沿和下降沿都采样一次数据，这样400MHz的主频就可以实现800Mbps的数据传输速率。
2 各代DDR的基本区别
3 关键技术说明
3.1 虚拟终端
VTT为DDR地址线、控制线等信号提供上拉电源，上拉电阻约为50。 VTT=1/2VDDQ，且VTT必须跟随VDDQ，因此需要专用电源来同时提供VDDQ和VTT。例如芯片TPS51206DSQT、LP2996。使用专用电源芯片还有一个重要原因。在Fly-by拓扑中，VTT提供电流来增强DDR信号线的驱动能力。
DDR接收器是一个比较器，其一端是VREF，另一端是信号。例如，当地址线A2被VTT上拉时，A2的信号在0到1.8V之间跳跃。当A2的电压高于VTT时，电流流向VTT。当A2低于VTT时，VTT流向DDR。因此，VTT需要具有提供电流和吸收电流的能力。一般开关电源不能作为VTT提供者。另外，VTT电源相当于DDR接收器信号输入端的直流偏置，这个偏置等于VREF。因此，VTT的噪声应尽可能小。否则，当A2处于高阻状态时，DDR接收器的比较器很容易产生False触发。
如上所述，VTT相当于DDR接收器的DC偏置。事实上，如果没有VTT，这种直流偏压也是存在的。它位于芯片内部，提供电流的能力很弱。如果只有1 或2 个DDR 芯片并且使用Fly-by 拓扑，则不需要外部VTT 上拉。如果DDR芯片超过2个，肯定需要VTT上拉。
3.2 预取
Prefetch字面意思就是预取。每代DDR预取的大小都不同。详细信息请参见第2 章中的表格。以DDR3为例，它的Prefetch=8n，相当于DDR的每个IO都有一个宽度为8的缓冲区，当IO进来8个数据后，这8个数据在第8个数据进来后才处理一次. 永久写入DDR内部的内存单元。下图是直观的解释，我们重点关注几个费率。 DDR3的时钟为800MHz，数据速率为1600Mbps。由于这个Buffer的存在，DDR的内部时钟只需要200MHz（注意DDR内部没有双位翻转采样）。
我们来做一个频率对比表，如下：
DDR内部最小的存储单元（1bit）是一个晶体管+一个电容。电容器会放电，需要不断“刷新”（充电）以维持正常工作状态。由于对电容进行充放电需要时间，因此DDR内部的频率受到限制，因此难以提高。目前的技术一般为100~200MHz。因此需要Prefetch技术来提高内部数据高吞吐量（其实就是串并转换原理）。 Prefetch 位宽的增加是DDR2、3 和4 中非常显着的变化。
第一段提到，对于DDR3来说，第8个数据进来后，FIFO就满了，然后这8个数据就被一次性写入到DDR内部的内存单元中。那么DDR的内部时钟和外部时钟必须保持一致。存在一定的约束关系。当FIFO 已满时，必须以DQS 下降沿采样结束。数据手册的目的是对DQS下降沿和clk有建立时间和保持时间约束要求。
3.3 SSTL
SSTL（Stub Series Termated Logic）接口标准也是JEDEC认可的标准之一。该标准专门针对高速存储器（尤其是SDRAM）接口。 SSTL 指定了开关特性和特殊端接方案。
SSTL标准规定了IC供电、IO DC和AC输入输出阈值、差分信号阈值、Vref电压等。SSTL_3是3.3V标准，SSTL_2是2.5V标准，SSTL_18是1.8V标准，SSTL_15是1.5V。
SSTL最大的特点是需要终端匹配电阻，也称为终端终端电阻，上拉至VTT（1/2VDDQ）。这个短路电阻最大的作用就是为了信号的完整性，特别是在1对多的Fly-by布线拓扑中，还可以增强驱动能力。
3.4 银行
以下图为例。一个Bank 包含多个Array。数组相当于一个表格。选择“行地址”和“列地址”后，表格中的一个单元格被选中。这个细胞有点。 Bank中所有Array的行地址是相连的，列地址也是相连的。然后选择“行地址”和“列地址”后，所有Array位将被一起选择。有多少个数组就有多少个选择的位。以DDR3为例，Data线宽为32，预取为8，则Array有32x8=256。内部操作将选择256位数据。
银行数量越多，需要的银行选择线就越多。 DDR3有8个Bank，需要3个BA信号BA0~2。 BA、行地址、列地址共同构成了存储单元的访问地址，缺一不可。
3.5 DDR容量计算
下图是DDR3 1Gb的寻址配置，以128Mbx8为例，其中x8代表IO数据（DQ）位宽。
我的理解是，这个页面大小更像是一个逻辑页面，而不是一个bank中一行中的所有位，因为一行中的所有位都必须考虑预取宽度。
上表是JESD-3D中的表。行地址和列地址是实际需要寻址的地址。 A10、A12 或A11 等其他用途的地址不包含在计算中。计算时，不要因为有A13就认为列地址是A0~A13。
3.6 突发
Burst字面意思就是突发，DDR访问是以突发的方式连续访问同一行的几个相邻单元。做Brust的时候需要几个参数：
突发长度：一次突发访问多个列地址。
Read/Write: 是读还是写？
起始列：从哪一列开始Burst？
突发：突发序列。
下图显示了DDR3中的突发类型和顺序。通过A12/BC#选择突发。但对于DDR、DDR2和DDR4来说，不一定是通过A12/BC#。详细信息请参见PIN 定义章节。
3.7 DDR的tRDC、CL、tAC
实际工作中，Bank地址和对应的行地址是同时下发的。此时，该命令称为“Row Active”。此后，将发送列地址寻址命令和具体操作命令（读或写）。这两个命令也是同时发出的，所以列寻址一般表示为“读/写命令”。根据相关标准，行有效与发出读写命令之间的时间间隔定义为tRCD，即RAS to CAS Delay（RAS到CAS延迟，RAS是行地址选通脉冲，CAS是列地址选通脉冲），我们可以将其理解为行选通周期。 tRCD是DDR的一个重要时序参数。广义的tRCD 基于时钟周期数（tCK，时钟时间）。例如，tRCD=3表示延迟周期为两个时钟周期。确切的时间取决于时钟。取决于频率，DDR3-800，tRCD=3，代表延迟30ns。
接下来，选择相关的列地址后，就会触发数据传输，但是从存储单元的输出到存储芯片的I/O接口实际出现需要一定的时间（数据触发）本身是有延迟的，而且还需要信号放大），这段时间就是非常著名的CL（CAS Latency，列地址脉冲选通延迟）。 CL的值与tRCD相同，以时钟周期表示。例如，DDR3-800的时钟频率为100MHz，时钟周期为10ns。如果CL=2，则意味着延迟为20ns。然而，CL仅适用于读操作。
由于芯片尺寸的原因，存储单元中的电容很小，因此必须对信号进行放大以保证其有效识别。这个放大/驱动工作是由S-AMP来完成的，一个存储体对应一个S-AMP通道。但需要一定的准备时间来保证信号的传输强度（必须事先进行电压比较来判断逻辑电平），因此从数据I/O总线上输出数据之前的时钟上升沿开始，数据为已经传输到S-AMP，说明此时数据已经被触发，经过一定的驱动时间，最终传输到数据I/O总线输出。这段时间称为tAC（Access Time from CLK，时钟被触发后的访问时间）。
目前内存的读写基本是连续的，因为与CPU交换的数据量是根据一个Cache Line（即CPU中Cache的存储单元）的容量来决定的，一般为64字节。现有的Rank位宽为8字节（64bit），因此需要一次连续传输8次，这就涉及到我们经常遇到的突发传输的概念。突发是指同一行中相邻存储单元之间连续传输数据的方法。连续传输的周期数就是突发长度（Burst Lengths，简称BL）。
在进行突发传输时，只要指定起始列地址和突发长度，存储器就会自动依次对相应数量的后续存储单元进行读/写操作，而不需要控制器不断提供列地址。这样，除了第一个数据的传输需要几个周期（主要是前面的延时，一般是tRCD+CL）之外，后续的每个数据只需一个周期就可以得到。
突发连续读模式：只要指定起始列地址和突发长度，就会自动进行后续寻址和数据读取，并且只要控制两个突发读命令之间的间隔周期（与BL相同），即连续可以实现突发传输。
当谈到突发长度时。如果BL=4，则表示一次传输464bit数据。但如果不需要第二条数据怎么办？他们还在转移吗？为了屏蔽不必要的数据，人们使用数据I/O掩码(DQM)技术。通过DQM，存储器可以控制I/O端口取消哪个输出或输入数据。这里需要强调的是，在读取时，被屏蔽的数据仍然会从存储体中传输出来，但会在“屏蔽逻辑单元”处被屏蔽。 DQM 由北桥控制。为了准确屏蔽P-Bank 位宽中的每个字节，每个DIMM 有8 条DQM 信号线，每个信号针对一个字节。这样，对于4位宽的芯片，两个芯片共用一根DQM信号线，对于8位宽的芯片，一个芯片占用一个DQM信号，对于16位宽的芯片，需要两个DQM引脚。
读取数据后，为了释放读出放大器来寻址和传输同一存储体中其他行的数据，存储芯片将执行预充电操作以关闭当前工作行。我们以上面的银行图为例。当前寻址的内存位置是B1、R2 和C6。如果下一个寻址命令是B1、R2、C4，则无需预充电，因为读出放大器正在为该行提供服务。但如果地址命令是B1、R4、C4，由于它们位于同一Bank的不同行，因此必须先关闭R2，然后才能对R4进行寻址。开始关闭现有工作行和打开新工作行之间的时间间隔为tRP（Row Precharge command period，行预充电有效周期），单位也是时钟周期数。
3.8 ODT
ODT是内置核心终端电阻。它的作用是让一些信号在终端电阻处被消耗掉，防止这些信号在电路上反射。换句话说，在片上设置适当的上拉和下拉电阻以获得更好的信号完整性。 ODT 校准的信号包括：
用于x4 配置的DQ、DQS、DQS# 和DM 用于X8 配置的DQ、DQS、DQS#、DM、TDQS 和TDQS# 当CPU 挂起时，用于X16 配置的DQU、DQL、DQSU、DQSU#、DQSL、DQSL#、DMU 和DML DDR芯片较多，控制线和地址线共用，布线必须分叉。如果没有中端匹配电阻，肯定会出现信号完整性问题。那么如果只有一颗DDR芯片，还有必要吗？一般情况下，走线很短，符合规则，所以不需要。
下图是DDR中的IO上拉和下拉电阻。 RON为DDR输出结构的上拉和下拉电阻，RTT为DDR输入结构的上拉和下拉电阻。两个电阻的阻值均可调节。
下图显示了RON的调整。请注意，这不是ODT 的任务。调整是通过寄存器来实现的。
下图是RTT的调整，这是ODT要做的，而且RTT有很多档位，也是通过寄存器来调整的。
注意DDR3的PIN定义中的引脚之一是ODT。如果ODT=0，则关闭DRAM Termination State功能； ODT=1，DRAM Termination State 的功能是指寄存器设置。下面是真值表。由于DRAM Termination State 会消耗大量电量，因此在不使用时最好不要打开它。
3.9 DDR3 ZQ
ZQ信号是在DDR3时代引入的，需要在ZQ引脚上放置一个2401%的高精度电阻接地。注意一定要高精度。而这个电阻是必须的，不能省略。执行ODT 时，该引脚上的电阻用作校准的参考。
校准需要调整内阻以获得更好的信号完整性，但内阻会随着温度的变化而略有变化。为了纠正这种变化，需要外部精确电阻作为参考。具体来说，它为RTT 和RON 提供参考电阻。
3.10 强迫症
OCD是DDR-II新增的功能，该功能是可选的。有的资料也称其为离线驱动调整。 OCD的主要功能是调整I/O接口处的电压来补偿上拉和下拉电阻值，从而调整DQS和DQ之间的同步，以保证信号的完整性和可靠性。调整时，分别测试DQS高电平和DQ高电平的同步性，以及DQS低电平和DQ高电平的同步性。如果不满足要求，则通过设置突发长度的地址线传送上拉/下拉电阻电平（加一级或减一级）。测试合格后才会退出OCD操作。 OCD操作用于减少DQ和DQS。倾斜可提高信号完整性，控制电压可提高信号质量。由于一般情况下对应用环境的稳定性要求不是太高，只要有差分DQS存在就基本可以保证同步精度，而且OCD的调整对其他操作也有一定的影响，所以OCD功能在普通台式电脑上不可用。它发挥什么作用？其优势主要体现在服务器等对数据完整性非常敏感的高端产品领域。
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DDR3的4个PIN定义
以下是三星K4B4G0446Q/K4B4G0846Q的PIN码定义，每一个都有详细的解释。
以x8配置为例，以下是其Ball Map。
一对时钟线CK和CKn数据线DQ0DQ7共8位。一对差分对DQS和DQSn地址线A0A15，其中A10和A12有特殊用途。行选择信号RASn 列选择信号CASn 写使能文片选CSnBank 选择BA0~2 Reset 信号是DDR3 的一个重要新功能，为此专门准备了一个引脚。该引脚将使DDR3 的初始化过程变得容易。当Reset命令有效时，DDR3内存将停止所有操作并切换到最低活动状态以节省电量。在复位期间，DDR3内存将关闭其大部分内部功能，所有数据接收器和发送器将被关闭，并且所有内部程序设备将被重置。 DLL（延迟锁相环）和时钟电路将停止工作甚至停止工作。注意数据总线上的任何移动。这样一来，这个特性就会让DDR3达到最省电的目的。 ZQ和ODT PIN上面已经解释过了。 5 DDR路由规则
DDR信号线需要分组：
一组数据线（DQ、DQS、DQM），误差控制在20m以内；一组控制线（地址、控制线、时钟），以时钟为中心，误差控制在100mil以内。原文链接：https://mp.weixin.qq.com/s/VVrrA56RBU0hXw6Ud7PrCQ
用户评论
看完这篇文章终于清楚了各种DDR内存的区别了！之前完全搞不明白为什么我的电脑买来的内存型号不一样运行效果也有点变化，原来是这么回事啊！受益匪浅啊！
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其实DDR 和 LPDDR 的区别不太一样，比如 DDR 是 desktop memory，而 LPDDR 是低功耗的移动设备用的。文章写的蛮明白了，就是希望能再详细解释一下吧~
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我一直在用DDR4的内存，这个文章告诉我很关键的信息！原来DDR5的技术已经出来了，而且带宽更高！看来得开始考虑升级了！
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对于我来说，DDR2 DDR3 这种老旧规格完全没意思，我的电脑都用了很多年一直都是DDR4, 这篇文章可以帮助你了解各个版本之间的差异。但对于我们现在用的电脑来说，DDR4 的性能已经足够使用了！
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说的挺详细的！我原来不清楚DDR和LPDDR的区别是什么样的，这下问题解决了！谢谢作者分享这么有价值的信息啊！
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文章写的很简练，但关键信息都掌握到了。虽然我平时不太关注这些技术细节，但还是了解一下很有帮助！
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这篇文章真是太好了！让我对内存类型有了更深的了解！原来这么多种型号啊！感觉自己以前太浮躁了，根本没有认真学习过这些知识！
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DDR、DDR2、DDR3、DDR4 和 LPDDR的区别都讲得很清楚了! 很有帮助。我是新手，对电脑硬件不太懂。文章帮了我很多。
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其实我觉得这篇文章对普通人来说稍微有点专业，可以做一下更简单的解释，毕竟不是每个人都像我一样了解这些技术方面的东西吧！还是希望能够用更通俗易懂的语言来讲解!
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说实在的，我对电脑内存这些东西没兴趣，我只要知道运行速度更快就好啦，其他的都是些鸡毛蒜皮的事情。文章写的不错，不过对我不太有帮助。
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说的很专业！我是做IT工作的，看了这篇文章感觉很有知识面，也让我对最新的DDR5技术有了更深入的了解，感谢作者分享！
有10位网友表示赞同！
我对这篇关于 DDR 系列内存的文章比较感兴趣。它对每种类型的区别进行了很好的解释，包括它们的功能和特点。但我希望文章可以添加一些实用的信息，比如哪个类型最适合日常使用？哪些型号更经济实惠？ 这样的信息会对我更有帮助!
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这个标题很有吸引力！ 我之前一直对DDR、DDR2、DDR3、DDR4的差距不太清楚。看完这篇文章，终于明白了它们之间的区别! 文章写的很清晰易懂!
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我觉得文章可以加进一些图片或者图表，这样更容易理解各种内存类型的应用场景和对比。比如用表格列出每种类型的速度排名或功耗比较等等；更直观的展示能帮助大家更快地理解！
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这篇文章对我来说非常有帮助！！我正在研究买电脑的内存, 不同的型号真的差异很大啊! 文章帮我明确了几个关键区别，比如 DDR4 的速度比DDR3快很多。谢谢作者的分享!
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文章写的简洁明了，解释的也很到位！ 对于没有学习过硬件知识的人来说，很有用! 希望以后也能写一些其他内存类型的讲解
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这篇文章让我对DDR理解更加深入，原来这些技术细节隐藏在我们的生活中。 我以前没认真了解过。谢谢作者分享的宝贵知识!
有12位网友表示赞同！
对于需要选购新硬件的用户来说这篇文章非常有用！ 可以帮助你做出更明智的选择。
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文章内容清晰易懂，语言简练通俗，适合所有对内存类型感兴趣的朋友阅读学习！推荐给大家！
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